인싸잇=이서호 기자 ｜ 삼성전자 반도체연구소 로직 기술개발팀이 세계 최초로 업계에서 가장 작은 크기의 수직 적층 트랜지스터 기술을 구현했다. 연구진은 향후에 회로가 정상 작동하는지 검증하고 임시 메모리 회로를 개발하는 등 제품화를 위해 속도를 낼 전망이다.

삼성전자는 17일 사내 반도체연구소 로직 TD팀이 최근 미국에서 열린 세계 3대 반도체 학회 ‘VLSI 심포지엄 2026’에서 업계 최소 크기의 ‘3D 적층 전계효과 트랜지스터’를 세계 최초로 구현했다고 밝혔다. 이번 논문은 최고 평가를 받아 ‘베스트 페이퍼’로 선정됐다.

3D 적층 구조는 메모리 반도체에서 먼저 도입된 개념이다. 낸드플래시에서 V낸드(V-NAND)가, D램에서는 고대역폭 메모리(HBM)가 수직 적층 기술을 통해 면적 한계를 돌파한 대표 사례다. 수직 적층 기술은 여러 개의 메모리 칩을 수직으로 쌓아 올리는 3차원 스택 메모리 기술을 의미한다.

삼성전자 연구팀은 3D 적층 구조를 활용해 게이트 피치 간격을 42나노미터(㎚)로 낮추며 새로운 기준을 업계에 제시했다. 이번 논문이 발표되기 전 기준 업계 최소 게이트 피치 기록은 48㎚이었다.

황동훈 삼성전자 반도체연구소 로직 TD팀 수석 연구원은 이번 연구 중에서 가장 어려웠던 점으로 트랜지스터를 수직으로 뚫어 연결하는 방식인 RBC(RX Bounded Contact) 공정을 지목했다.

황 연구원은 “고층 빌딩과 빌딩 사이를 굴삭기로 파내는 것을 생각하면 된다. 파낸 부분을 절연체나 금속으로 채울 때도 입구가 좁고 높다 보니 빈 공간 없이 깔끔하게 채우는 것이 매우 어렵다”고 했다.

이어 “기존 방식이 트랜지스터 측면을 활용해 ‘ㄷ’자 형태로 우회 연결하는 방식이었다면, 이번에 개발한 RBC는 위아래 트랜지스터를 수직으로 ‘I’자 형태로 뚫어 연결하는 방식인데 3배 이상 깊이를 뚫어야 해 공정 난이도가 매우 높다”고 덧붙였다.

연구팀은 이 구조가 양산화될 경우 전력 효율과 성능 모두 현재 업계에서 쓰이는 구조보다 큰 효과를 누릴 수 있을 것이라고 했다.

전력 효율은 같은 면적 안에 들어가는 트랜지스터 개수에 비례한다. 수직 적층 구조를 적용하면 같은 면적당 트랜지스터 개수가 2배로 늘어나므로, 전력 효율도 2배 개선되는 구조다.

기존 반도체 공정은 세대를 거듭할수록 성능이 약 15% 개선된다고 한다. 반면 수직 적층 구조는 2배 늘어나는 만큼, 이론적으로는 성능이 100% 향상된다고 볼 수도 있다.

이에 황 연구원은 자신들이 개발한 기술에 대해 “AI 시대에 고객이 요구하는 더 작은 면적에 더 낮은 전력으로 더 많은 연산을 처리하는 로직 제품에 가장 적합한 구조”라고 평가했다.

연구팀은 이번 성과로 업계가 당장 바뀌지 않을 것으로 본다. 건축으로 비교해 현재 상황은 벽돌을 만든 단계라는 게 연구진들의 평가다. 이제 이 벽돌로 실제 회로라는 집을 짓는 것이 이들의 목표다.

권욱현 삼성전자 반도체연구소 로직 TD팀 마스터는 “이번 연구는 로직 제품을 구성하는 가장 기본 단위인 n형·p형 트랜지스터를 수직으로 적층한 것”이라며 “이 벽돌로 집을 짓기 위한 기둥과 뼈대, 즉 회로가 정상 동작하는지 확인하는 테스트 회로(Ring Oscillator)와 고속 임시 메모리 회로(SRAM)를 개발해 제품화를 위한 다음 걸음은 내딛으려 한다”고 덧붙였다.